3일 완성 반도체 회로설계 스터디 후기

3일 내내 반도체 회로설계와 관련하여 제가 학부 시절에 어떤 부분이 어려웠는지 그래서 왜 이렇게 진행해야하는지 알 수 있었던 시간이었습니다. 또한, 반도체 뿐만 아니라 회로설계의 기본은 다 동일하구나를 알게 되었습니다.

Day1

• IF 하드웨어는 계속해서 끌고 나가는 것으로 이해.
• throughput이란 단위 시간 당 추가량?을 의미
• verilog 코드를 시뮬레이션 확인함
• RTL은 레지스터 사이의 동작과 연결을 기술하여 디지털 회로를 표현하는 방식이며, 이를 설계하기 위한 언어가 HDL임

Day2

• Net 자료형: 하드웨어 요소 사이의 연결 (wire)
• wire: 논리적 동작이나 기능을 갖지 않는 단순 연결을 위한 net / 다른 것들도 있지만 보통 wire을 주로 사용하는 편!
• register 자료형: 데이터를 저장.
• reg: 절차적 할당문 (always, initial)에 의해 값을 받는 레지스터
• reg는 assign 할당 불가
• 신호 연결 규칙 - [비트수][진수][값]

Day3

• DUT: TestBench 안에 있는 디자인
• initial: 문은 신호의 초기 값을 할당할 때 사용 (시작점임)
• 합성이 안되어서 실제로 회로 사용 불가, but, TB에는 사용!
• valid: 유효한 값이 들어간다는 일련의 신호
• TB는 시뮬레이션을 위해 input 값을 만들어주는 module임
• clock은 별도로 setting을 해줘야 함.
• simulation시, 디폴트 값으로 binary로 지정되니 상황에 맞게 radix로 들어가서 변환할 것.

이공계 쪽에서 취업을 하려면 역시 원스펙에서 이렇게 무료로 강의해주는 것을 자주 들어야 겠다는 생각을 했어요!!

학부 시절에 배운 것이 새로새로 기억이 나면서, 또 새롭게 다가왔던 3일이었던 것 같아요.

회로설계를 통해 기초를 다졌으니 이제 직무 방향성을 다시 잡아가면서 열심히 공부 및 취준하겠습니다.

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