이번 윈스펙 반도체 회로설계 3일 완성 스터디를 통해 반도체 회로설계의 기초 흐름을 이해할 수 있었습니다. 스터디 전에는 반도체를 주로 공정이나 소자 관점에서만 생각했지만, 강의를 들으며 공정으로 만들어진 소자가 실제 회로 안에서 어떻게 표현되고 검증되는지도 중요하다는 점을 느꼈습니다. 특히 RTL 개념을 배우며 회로설계가 단순히 코드를 작성하는 것이 아니라, 레지스터 간 데이터 이동과 조합논리의 연결을 설계하는 과정이라는 점이 기억에 남았습니다.
가장 인상 깊었던 내용은 Verilog HDL과 Testbench였습니다. Verilog는 일반적인 프로그래밍 언어처럼 순차적으로 실행되는 것이 아니라 하드웨어의 구조와 신호 흐름을 표현한다는 점에서 새로웠습니다. 또한 Testbench를 통해 입력 신호를 만들고 논리 시뮬레이션으로 출력 파형을 확인하는 과정은 회로 검증의 중요성을 이해하는 데 도움이 되었습니다.
스터디 이후 학습 내용을 직접 적용하기 위해 EDA Playground에서 4개의 10bit 입력값을 더하는 adder4 회로를 구현해보았습니다. 처음에는 Design 영역과 Testbench 영역에 같은 TB 모듈을 선언해 오류가 발생했지만, 설계 모듈과 검증 모듈의 역할을 분리하며 문제를 해결했습니다. 이후 clk, reset, valid 신호와 입력 데이터를 변화시키고 EPWave에서 data_out 파형을 확인하며 설계 동작을 검증했습니다.
이번 경험을 통해 반도체 전문성은 공정 지식을 아는 데서 끝나는 것이 아니라 회로설계와 검증 흐름까지 연결해 이해할 때 더 깊어진다는 것을 배웠습니다. 앞으로도 Verilog와 RTL 개념을 꾸준히 복습하고, 반도체소자개론에서 배우는 공정 지식과 연결해 공정, 소자, 회로를 함께 이해하는 역량을 키워가고 싶습니다.
#반도체 #회로설계 #Verilog #RTL #윈스펙 #이공계