반도체 #회로설계 #Verilog #RTL #윈스펙 #이공계
Net 자료형 wire-논리적 기능을 하지않는 단순한 연결
wire 출력a = 입력b & 입력c 의 형태의 문법
c언어의 형태로 wire a; a=b&c;의 형태로 작성할 경우 할당을 뜻하는 assign을 a앞에 붙여줘야함
>wire a; assign a=b&c;
reg는 설계할때 integer, time, real은 testbench에 주로 사용함
*reg 자료형은 assign 할당 불가능
숫자표현
-[비트수][진수][값]의 형태로 표현함
정수표현
-signed
-sb, sd, sh
-음수는 비트 수 앞에 signed 붙인다.
$를 붙여 임시를 뜻하며 시스템 테스크를 이용
산술연산자
/ 나눗셈 연산자 금지 (비효율적)
결합연산자
{a b}결합
{c{a b}}반복 - ab를 c만큼 반복한다
조건연산자
조건 기능 = ? :
mux생성 - wire a = en? b : c
-en이 true면 b , false면 c
시프트 연산자
비트를 좌나 우로 옮기고 범위를 벗어나면 버림
right는 /2 연산 - 산술연산자 / 나눗셈 대신 사용 가능함
left는 *2 연산
c언어와 비슷한점이 몇개있어 연산자를 이해하는데 크게 어렵진 않았습니다.
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