2일차 학습에서는 효율적인 회로 설계를 위해 연산자를 어떻게 선택하고 활용해야 하는지, 하드웨어 최적화 관점에서 깊이 있는 통찰을 얻을 수 있었습니다. 특히 실무 설계에서 나눗셈 연산자가 매우 비효율적이라는 점을 배우며, 무분별한 연산자 사용을 지양해야 한다는 점이 가장 기억에 남습니다. 하드웨어 자원을 많이 소모하는 나눗셈 대신, 더 가볍고 빠른 설계를 위해 어떤 대안을 사용해야 하는지 고민해 볼 수 있는 시간이었습니다.
그 대안으로 학습한 쉬프트(Shift) 연산은 매우 인상적이었습니다. 쉬프트 연산이 사실상 곱셈의 원리와 같으며, 이를 응용하여 나눗셈 연산자를 대신해 사용할 수 있다는 점을 이해했습니다. 이를 통해 동일한 결과를 도출하면서도 하드웨어의 부담을 줄이고 연산 속도를 높일 수 있는 Verilog 및 RTL 설계의 핵심 기법을 익힐 수 있었습니다.
1일차에 배운 명령어 처리 프로세스와 병렬 처리 방식에 이어, 2일차에는 연산 자체를 최적화하는 구체적인 방법을 배우며 설계 역량이 한층 강화된 느낌입니다. 단순히 기능을 구현하는 것을 넘어, 하드웨어 리소스를 고려한 '진짜' 회로설계의 기초를 다질 수 있었던 유익한 과정이었습니다. 마지막 3일차 학습을 통해 전체적인 설계 흐름을 완성할 수 있기를 기대합니다.
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