〈윈스펙 반도체 회로설계 3일 완성 스터디〉 2일차 학습일지

오늘은 Verilog HDL 기초 문법에 대해 강의를 들었습니다. 해당 강의는 완전한 기초라서, 이전에 전공 시간에 배웠지만 다 까먹은 제게 너무 유익했습니다 ㅎㅎ 의료기기에서 쓰이는 회로설계의 내용이 전반적으로 반도체의 회로설계에도 동일하게 적용된다는 점이 조금 놀라웠고, verilog가 새롭게 보였습니다.

*잊지 않기 위해, 필기의 일부분을 적겠습니다.

• Net 자료형: 하드웨어 요소 사이의 연결 (wire)
• wire: 논리적 동작이나 기능을 갖지 않는 단순 연결을 위한 net / 다른 것들도 있지만 보통 wire을 주로 사용하는 편!
• register 자료형: 데이터를 저장.
• reg: 절차적 할당문 (always, initial)에 의해 값을 받는 레지스터
• reg는 assign 할당 불가
• 신호 연결 규칙 - [비트수][진수][값]
• 양수
• 숫자가 커지면 16진수 (hex) 표현이 효율적
• 짧은 표현으로 비트, 숫자 파악 용이
• 연산 시 비트 수는 자동으로 맞춰줌
• 정수 표현
• 부호 표시를 위해 unsigned 대비 +1 bit 사용
• 나눗셈 연산자 금지

잊혀졌던 기억이 새록새록 났습니다. 강사님의 말이 빠르지도, 느리지도 않아 딱 적당해서 좋았습니다. 역시 이공계 취업 강의는 원스펙이네용 ㅎㅎ 회로설계에 대해서 기초부터 다시 차근차근 배워가면서 제 방향성을 다시 갖추겠습니다.

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