〈윈스펙 반도체 회로설계 3일 완성 스터디〉 2일차 학습일지

강의에서는 숫자를 표현할 때 [비트수]'[진수][값] 형식을 따른다는 점을 배웠습니다.  비트 크기와 진수(이진수 b, 십진수 d, 십육진수 h)를 명시함으로써 설계자가 의도한 데이터 크기를 레지스터나 와이어에 정확히 할당하는 법을 익혔습니다. 숫자가 커질수록 16진수 표현이 비트 파악에 훨씬 효율적이라는 실무적인 팁과 함께, 상위 비트를 비워둘 경우 자동으로 0으로 채워지는 동작 원리도 파악할 수 있었습니다.

이러한 Verilog의 숫자 표현 문법은 단순히 값을 저장하는 것을 넘어, 실제 하드웨어의 면적과 전력 소모에 직결되는 비트 최적화의 기초가 된다는 점이 인상적이었습니다. 지난 강의에서 배운 RTL(Register Transfer Level) 개념과 연계하여, 각 단계에서 데이터가 어떤 크기로 전송되고 처리되는지 더 구체적으로 그려볼 수 있는 유익한 시간이었습니다. 오늘 배운 기초 문법을 바탕으로 향후 복잡한 제어 로직과 반도체 장비의 하드웨어 기술 언어 설계 역량을 꾸준히 키워나가겠습니다.

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