〈윈스펙 반도체 회로설계 3일 완성 스터디〉 2일차 학습일지

오늘 스터디는 Verilog 문법에 대해서 배울 수 있었습니다. 

디지털 회로설계에서 연산을 하기 위해 데이터 자료형과 연결 규칙, 수의 표현법과 연산자를 배웠습니다. 

데이터 형에는 wire과 reg 자료형이 존재하고, wire 는 단순한 연결, reg 형은 데이터를 저장할 수 있는 자료형입니다. wire 에 값을 할당할 경우 assign을 통해 가능하고, reg 형에 값을 저장할 때는 assign을 사용할 수 없습니다. 부호가 붙은 숫자의 연산과 부호가 붙지 않은 숫자의 연산이 구분되어 있는 것이 복잡했는데 너무 쉽게 설명해 주셨고, 또 연산의 복잡성을 낮추기 위해 나눗셈과 곱셈 대신 shift연산을 통해 구현할 수 있다는 것이 인상적이었습니다. 

윈스펙에서 제공해주는 반도체 강의를 통해 RTL의 내용을 배울 수 있게 되었고, 이공계 취업에 한발짝 더 다가갈 수 있게 되었습니다. 내일 마지막 강의까지 기대가 됩니다.

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