- 이 강좌에 관심을 가지게 된 계기
디지털 공학 수업을 학교에서 수강했을때 조합회로와 순차회로, 기본적 논리회로 구조를 학습하면서, 회로단위 동작이 실제 시스템의 성능과 어떻게 연결되는 것인지 궁금증이 있었다. 특히 이론으로 배운 내용이 CPU 구조나 실제 반도체 설계에서 어떻게 확장 적용되는지 확인해보고 싶었고, HDL과 RTL 기반 설계 흐름을 이해하고자 본 강좌에 관심을 가지게 되었다.
2. 내용정리
CPU는 연산(ALU)와 제어(Control)을 담당하며, 데이터는 버스를 통해 메인메모리(DDR)와 보조기억장치(SSD) 사이에서 이동한다. 명령어는 메인메모리에 저장되어 있으며, Fetch(IF)->Decode(ID)->Execute(EX)->Write Back(WB) 과정을 거쳐 분리된다.
명령어 처리 방식에서는 순차처리와 병렬 처리 차이가 핵심이다. 순차처리는 하나의 명령어 처리에 200ps*5단계=1000ps가 소요되며, 4개 명령어 처리 시 4000ps가 필요하다. 반면 파이프라인 기반 병렬 처리는 첫 명령어 처리 완료까지는 동일하게 1000ps 소요되나 이후 200ps 클럭 주기마다 출력되어 총 1600ps만에 4개 처리가 가능하다. 이를 통해 Throughput(단위 시간당 처리량)이 크게 향상된다.
범용 CPU는 다양한 명령을 처리할 수 있는 구조이나 특정 연산 반복 시 비효율이 발생한다. 반면 HW IP는 특정 기능에 최적화된 하드웨어로, 동일 연산을 단일 사이클 내 수행할 수 있어 성능 측면에서 굉장히 유리하다. 이러한 IP 활용은 개발시간 단축, 신뢰성 확보 및 비용 절감 측면에서도 유용하다.
RTL(Register Transfer Level)은 레지스터 간 데이터 이동과 연산을 중심으로 하드웨어를 표현하는 방식이며, HDL(Verilog)을 통해 기술된다. 작성된 RTL 코드는 합성 과정을 통해 Gate-level netlist로 변환되며 이는 실제 NAND, NOR,Flip-flop 등 소자 연결 구조를 나타낸다. 기본적인 RTL 구조는 Flip-flop - Combinational Logic - Flipflop의 형태로 구성되며, 클럭에 따라 데이터가 단계적으로 전달되는 순차 동작을 한다. 이러한 블록 단위 설계는 재사용(reuse)을 통해 다른 블록 등 시스템 전체로 확장된다.
이번 학습을 통해 범용컴퓨터 구조 및 한계를 파악하고, IP 반도체는 반복 연산을 한번의 사이클로 수행가능하여 효율이 크다는 것을 알게 되었다. 또한 RTL과 HDL의 내용을 알게 되었다. 향후에는 범용 컴퓨터 구조 자체보다도 그 한계와 이를 보완하는 HW IP 기반 설계 필요성을 중심으로 복습을 진행할 예정이다. 특히 IP가 특정 기능에 특화된 구조로 성능을 극대화한다는 점과 디지털 회로설계 엔지니어 핵심 업무가 이러한 IP 설계하는 것이라는 점을 새롭게 인식하였고, 전공 수업과 연장선상에서 큰 흥미를 느껴 이 부분을 탐구해볼 예정이다.
앞으로는 RTL 구조와 파이프라인 동작 원리를 명확히 설명할 수 있도록 반복학습하고, Verilog 기반 설계를 직접 실습하며 코드가 실제 하드웨어로 구현되는 과정을 체득할 계획이다. 이를 통해 단순한 이론 이해를 넘어, 구조를 설계하고 성능을 개선할 수 있는 회로설계역량을 갖추는 것이 목표이다.
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