〈윈스펙 반도체 회로설계 3일 완성 스터디〉 3일차 학습일지

Testbench & Debugging에 대해 배웠습니다. 반도체 회로설계의 마지막 강의로서, 강의 선생님이 직접 Testbench & Debugging의 실습을 보여주셔서 이해가 더 잘되었습니다. 제가 학부 시절에 어떤 부분이 어려웠는지 그래서 왜 이렇게 진행해야하는지 알 수 있었던 시간이었습니다.

이공계 쪽에서 취업을 하려면 역시 원스펙에서 이렇게 무료로 강의해주는 것을 자주 들어야 겠다는 생각을 했어요!! 지난 Day1, Day2 에서 배운 Verilog와 RTL을 기반으로 오늘 TB를 진행하였으니, 오늘도 까먹지 않게 몇가지 정리해 보려고 합니다 :)

• DUT: TestBench 안에 있는 디자인
• initial: 문은 신호의 초기 값을 할당할 때 사용 (시작점임)
• 합성이 안되어서 실제로 회로 사용 불가, but, TB에는 사용!
• valid: 유효한 값이 들어간다는 일련의 신호
• TB는 시뮬레이션을 위해 input 값을 만들어주는 module임
• clock은 별도로 setting을 해줘야 함.
• simulation시, 디폴트 값으로 binary로 지정되니 상황에 맞게 radix로 들어가서 변환할 것.

학부 시절에 배운 것이 새로새로 기억이 나면서, 또 새롭게 다가왔던 3일이었던 것 같아요.

회로설계를 통해 기초를 다졌으니 이제 직무 방향성을 다시 잡아가면서 열심히 공부 및 취준하겠습니다.