2일차 학습에서는 Verilog HDL을 중심으로 반도체 회로설계의 핵심 기초를 다지는 데 집중했습니다. 특히 데이터 형과 신호 연결 규칙을 배우면서, wire와 reg처럼 헷갈리기 쉬운 개념들을 실제 코드에 적용해볼 수 있었던 점이 인상적이었습니다. 단순히 개념을 외우는 것이 아니라, 설계 상황에 따라 어떤 데이터 형을 선택해야 하는지 판단하는 기준을 익힐 수 있었습니다. 또한 모듈 간 신호가 어떻게 연결되고 전달되는지를 직접 확인하면서, 회로가 단순한 코드의 집합이 아니라 구조적으로 유기적으로 연결되어 있다는 것을 이해할 수 있었습니다.
숫자 표현 방식과 비트 확장 규칙을 학습한 것도 매우 유익했습니다. 같은 값이라도 비트 수나 부호 표현 방식에 따라 전혀 다른 결과가 나올 수 있다는 점을 실습을 통해 확인하면서, 작은 실수가 전체 설계 오류로 이어질 수 있다는 것을 체감했습니다. 이러한 부분은 앞으로 RTL 기반 설계를 할 때 반드시 고려해야 할 중요한 요소라고 느꼈습니다.
또한 산술, 논리, 비트, 조건 연산자의 동작 특성을 정리하고 실제 코드에 적용해보면서, 각 연산자가 어떤 역할을 하는지 명확하게 이해할 수 있었습니다. 이를 통해 단순한 계산을 넘어서, 의도한 기능을 정확하게 구현하는 코드 작성이 가능해졌다고 느꼈습니다. 전반적으로 2일차는 Verilog의 기본기를 탄탄하게 다지는 시간이었고, 이후 시뮬레이션과 검증 과정까지 이어지는 흐름을 이해하는 데 중요한 기반이 되었습니다. 윈스펙 스터디를 통해 이공계 비전공자도 충분히 따라갈 수 있도록 구성되어 있어 학습 몰입도가 높았습니다.
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