3일차 학습에서는 Testbench를 중심으로 반도체 회로설계의 검증 과정에 대해 집중적으로 배웠습니다. 그동안 개념적으로만 알고 있던 Testbench를 직접 작성해보면서, 입력 신호를 어떻게 구성하고 설계해야 하는지에 대한 감각을 익힐 수 있었습니다. 특히 Verilog를 활용해 테스트 환경을 구축하고, 설계한 회로가 의도대로 동작하는지를 확인하는 과정이 매우 인상적이었습니다. 단순히 코드를 작성하는 단계에서 끝나는 것이 아니라, 실제로 동작을 검증하는 과정까지 포함된다는 점에서 RTL 설계의 흐름을 더 깊이 이해할 수 있었습니다.
논리 시뮬레이션을 수행하면서 예상했던 결과와 실제 출력 값을 비교해보는 과정도 중요한 학습 포인트였습니다. 작은 조건 하나만 달라져도 결과가 달라지는 것을 보면서, 설계의 정확성과 검증의 중요성을 체감할 수 있었습니다. 또한 시뮬레이션 결과를 기반으로 오류를 찾아 수정하는 디버깅 과정도 직접 경험해볼 수 있었는데, 처음에는 원인을 찾는 것이 쉽지 않았지만 하나씩 신호를 추적하며 문제를 해결해 나가는 과정이 매우 의미 있게 느껴졌습니다.
전반적으로 3일차는 설계 결과를 확인하고 개선하는 “검증” 단계에 초점을 맞춘 학습이었고, 이를 통해 회로설계가 단순 구현이 아니라 반복적인 테스트와 수정 과정을 포함한다는 것을 이해할 수 있었습니다. 짧은 기간이었지만 실습 중심으로 구성된 윈스펙 스터디 덕분에, 이공계 비전공자인 저도 실제 설계 흐름을 경험하며 자신감을 얻을 수 있었던 유익한 시간이었습니다.
