이번 스터디에서는 verilog HDL의 기초문법인 데이터형과 신호연결규칙, 숫자표현방식, 그리고 주요 연산자에 대해 학습했다.
데이터형에서는 wire과 reg의 차이를 중심으로 정리했다. wire은 논리적 기능 없이 신호를 단순 연결하는 역할을 하며,, wire a=b&c;와 같이 사용하거나 wire a; assign a=b&c; 형태로 assign을 통해 값을 할당해야 한다. 반면 reg는 값을 저장할 수 있는 자료형으로, 절차적 블록에서 사용되며 assign으로는 할당할 수 없다는 점을 구분했다. 또한 integer, time, real 자료형은 주로 testbench에서 사용된다는 점도 정리했다.
숫자 표현에서는 비트수'진수,값 형태의 문법을 사용하며, 비트 크기를 명시하는 것이 중요하다. 진수는 b,d,h등을 사용하며 값이 지정한 비트 수보다 작을 경우 상위 비트는 0으로 자동 확장된다. 또한 signed를 통해 음수를 표현할 수 있으며, 이러한 비투 단위 표현이 하드웨어 자원과 직접적으로 연결된다는 점을 이해했다.
연산자에서는 산술, 결합, 조선, 시프트 연산자를 정리했다. 특히 나눗셈 연산은 하드웨어에서는 비효율적이므로 시프트 연산으로 대체하는 게ㅎ 일반적이며, 오른쪽 시프트는 /2, 왼쪽은 *2와 같은 효과를 가진다. {}를 이용한 결합과 {c{a b}}형태의 반복연산, 그리고 ? : 조건 연산자를 통해 MUX를 구현할 수 있다는 점도 확인했다.
이번 학습을 통해 Verilog 문법이 단순 코드작서이 아닌, 실제 하드웨어 구조와 동작을 반영한다는 점을 중심으로 이해할 수 있었다.
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