<윈스펙 반도체 회로설계 3일 완성 스터디> 3일차 학습일지

이번 Testbench &Debugging 실습을 통해 DUT(Design Under Test) 를 중심으로 한 시뮬레이션 구조와 검증 흐름을 명확히 이해할 수 있었다. Testbench가 입력 자극을 생성하고 출력 결과를 센싱하는 핵심 역할을 수행한다는 점을 바탕으로, 설계 블록의 동작을 사전에 검증하는 과정의 중요성을 체감했다.

특히 initial 문을 활용한 신호 초기화, timescale 설정을 통한 시간 단위 정의,, 그리고 #지연을 통한 타이밍 제어 방식을 익숙해지며 시뮬레이션 환경을 구성하는 기본 원리를 정리할  수 있었다. 또한 Valid 신호를 통해 데이터 유효성을 제어하고, 출력 값을 다양한 진수 형태로 확인하는 방법까지  실습하며, 디버깅 감각을 키웠다.

전반적으로 Testbench 코드의 각 구문을 분석하며 설계-검증 간 연결 구조를 이해할 수 있었고, RTL 설계 흐름 속 검증 단계가 갖는 역할을 실무관점에서 정리할 수 있었던 의미가 있었다

#반도체#회로설계#Verilog#RTL#윈스펙#이공계

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