〈윈스펙 반도체 회로설계 3일 완성 스터디〉 2일차 학습일지

2일차 강의에서는 Verilog HDL의 기초 문법을 중심으로 학습했습니다. Verilog에서 사용하는 데이터형과 신호 연결 규칙을 배우며, reg와 wire가 어떤 차이를 갖는지 이해할 수 있었습니다. 처음에는 소프트웨어 코드와 비슷하게 생각했지만, Verilog는 실제 하드웨어 신호와 연결 구조를 표현한다는 점에서 다르다는 것을 느꼈습니다.

또한 숫자 표현 방식과 비트 확장 규칙을 학습하며, 비트 수를 정확히 고려하지 않으면 의도하지 않은 결과가 나올 수 있다는 점을 알게 되었습니다. 산술, 논리, 비트, 조건 연산자의 동작 특성도 배웠는데, 같은 연산자라도 회로 관점에서는 어떤 조합논리로 구현되는지 생각하는 것이 중요하다고 느꼈습니다. 이번 학습을 통해 Verilog HDL은 단순한 문법 암기가 아니라, 입력과 출력, 신호의 흐름을 정확히 이해하며 작성해야 하는 언어라는 점을 배웠습니다. 이후 직접 회로를 구현할 때 데이터 폭과 신호 연결을 더 신중하게 확인해야겠다고 생각했습니다.

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