〈윈스펙 반도체 회로설계 3일 완성 스터디〉 3일차 학습일지

3일차 강의에서는 Testbench와 Debugging에 대해 학습했습니다. 앞선 강의에서 Verilog HDL로 회로를 설계하는 방법을 배웠다면, 이번 강의에서는 그 설계가 의도한 대로 동작하는지 검증하는 과정이 중요하다는 것을 알게 되었습니다. Testbench는 실제 회로에 입력 신호를 넣어보는 가상의 실험 환경과 같았고, 입력값을 시간에 따라 변화시키며 출력 결과를 확인할 수 있다는 점이 인상 깊었습니다.

특히 논리 시뮬레이션을 통해 파형을 확인하고, 예상 출력과 실제 출력이 다른 부분을 찾아 디버깅하는 과정이 중요하다고 느꼈습니다. 회로설계에서는 코드를 작성하는 것만큼이나 검증 과정이 필수적이며, 작은 신호 연결 오류나 모듈 선언 실수도 결과에 큰 영향을 줄 수 있다는 점을 배웠습니다. 실제로 이후 EDA Playground에서 Verilog 실습을 진행하며 Testbench를 작성하고 파형을 확인해보니, RTL 수준에서 설계와 검증이 어떻게 연결되는지 더 잘 이해할 수 있었습니다.

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