<반도체 회로설계 3일 완성 스터디> 2일차 학습후기

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Verilog HDL의 데이터 형과 신호 연결 규칙에 대해 학슿아였다. 또한 이 때 사용하는 숫자 표현 방식과 비트 확장 규칙을 이해하였다. 이어서 산술, 논리, 비트, 조건 연산자의 동작 특성을 이해하였다. 특히 C언어와의 다른점을 학습하였고 나눗셈 연산자의 경우 쉬프트로 처리하는 방식과 이유를 학습하였다. 단순 나눗셈을 할 수도 있지만 이렇게 되면 너무 큰 회로가 설계되기 때문에 따로 처리해야한다고 이해했다. 문법의 경우에는 reg, wire가 주로 사용되며 이 때 인풋에는 wire가 쓰이고 출력에는 둘 모두 사용될 수 있지만 wire로 모두 사용될 수 있기 때문에 특별한 조건이 있지 않다면 wire로 사용하는 것이 안전하다는 것을 이해했다.