<반도체 회로설계 3일 완성 스터디> 1일차 학습일지

반도체 #회로설계 #Verilog #RTL #윈스펙 #이공계

<반도체 회로설계 3일 완성 스터디> 1일차에는 HV와 RTL의 기본 개념을 중심으로 학습했습니다. RTL은 하드웨어 동작을 레지스터와 조합논리 수준에서 표현하는 설계 방식이며, Verilog를 통해 실제 회로 구조로 구현될 수 있다는 점이 인상 깊었습니다. 특히 단순히 코드를 작성하는 것이 아니라, 클럭에 따른 데이터 흐름과 신호의 관계를 명확히 이해해야 안정적인 회로설계가 가능하다는 것을 알게 되었습니다.

또한 HV는 설계한 RTL이 의도한 기능대로 동작하는지 검증하는 과정으로, 반도체 개발에서 오류를 사전에 발견하고 품질을 높이는 중요한 단계라는 점을 배웠습니다. 회로설계 직무를 준비하면서 Verilog 문법뿐만 아니라 설계 의도, 타이밍, 검증 관점까지 함께 이해해야 한다는 것을 느꼈습니다. 앞으로 남은 2일 동안도 기본 개념을 확실히 정리하고, 실무에서 활용할 수 있는 회로설계 역량을 꾸준히 쌓아가겠습니다.