<반도체 회로설계 3일 완성 스터디> 2일차 학습일지

반도체 #회로설계 #Verilog #RTL #윈스펙 #이공계

<반도체 회로설계 3일 완성 스터디> 2일차에는 Verilog HDL의 기초 문법을 중심으로 학습했습니다. Verilog는 단순한 프로그래밍 언어가 아니라 실제 하드웨어 구조와 동작을 표현하는 HDL이라는 점에서, 문법을 이해할 때도 회로 관점으로 접근해야 한다는 것을 느꼈습니다. 특히 module, input/output, wire, reg와 같은 기본 구성 요소들이 각각 회로에서 어떤 역할을 하는지 이해하는 것이 중요했습니다.

또한 assign문을 활용한 조합논리 표현과 always문을 통한 순차논리 표현을 학습하며, 같은 기능이라도 작성 방식에 따라 실제 회로 구현 결과가 달라질 수 있다는 점이 인상 깊었습니다. 처음에는 문법이 낯설었지만, 신호의 흐름과 클럭 동작을 함께 생각하니 RTL 설계의 기본 구조가 조금씩 정리되는 느낌이 들었습니다. 앞으로 남은 학습에서도 Verilog 문법을 단순 암기가 아니라 회로 동작과 연결해 이해하며, 반도체 회로설계 직무에 필요한 기본기를 탄탄히 쌓아가겠습니다.