<반도체 회로설계 3일 완성 스터디> 3일차 학습일지

반도체 #회로설계 #Verilog #RTL #윈스펙 #이공계

<반도체 회로설계 3일 완성 스터디> 3일차에는 Testbench 작성과 Debugging의 기본 개념을 중심으로 학습했습니다. RTL 설계가 원하는 기능대로 동작하는지 확인하기 위해서는 단순히 코드를 작성하는 것에서 끝나는 것이 아니라, 입력 조건을 체계적으로 구성하고 출력 결과를 비교하는 검증 과정이 반드시 필요하다는 점을 알게 되었습니다. 특히 Testbench는 DUT에 다양한 입력 패턴을 인가하고 시뮬레이션 결과를 확인하는 역할을 하며, 실제 칩 제작 전 오류를 줄이는 중요한 단계라고 느꼈습니다.

또한 Debugging 과정에서는 waveform을 통해 신호의 변화, 클럭 타이밍, reset 동작, 예상과 다른 출력 원인을 분석하는 방법을 배웠습니다. 처음에는 시뮬레이션 결과를 해석하는 것이 어렵게 느껴졌지만, 신호 흐름을 순서대로 따라가며 문제를 찾는 과정이 회로설계 역량을 키우는 데 매우 중요하다고 생각했습니다. 이번 3일간의 학습을 통해 Verilog, RTL 설계, 검증의 전체 흐름을 이해할 수 있었고, 앞으로도 꾸준히 학습하며 반도체 회로설계 직무에 필요한 실무형 역량을 쌓아가겠습니다.